今年11月19號(hào)美國(guó)商務(wù)部工業(yè)安全署(BIS)發(fā)布了一份可能是有史以來最嚴(yán)格的技術(shù)出口管制先期通知，在14個(gè)被考慮進(jìn)行管制的類別中，包括了人工智能、芯片、量子計(jì)算、機(jī)器人、臉部和聲紋識(shí)別等技術(shù)，這也被認(rèn)為涉及國(guó)家安全和高端新興科技的關(guān)鍵領(lǐng)域。
 
細(xì)看這14類技術(shù)出口管制清單，與半導(dǎo)體產(chǎn)業(yè)相關(guān)的材料、裝備、操作系統(tǒng)與軟件等技術(shù)產(chǎn)品，并未列入管制范疇。而SoC主要是以中央處理器(CPU) 或是微控制器(MCU)為大宗，只要列表中的管制細(xì)目能規(guī)范是特定高端用途的SoC，傷害影響就可限定在可控的范圍內(nèi)。即便如此，出口管制清單的出現(xiàn)，仍然警醒了高端新興科技產(chǎn)業(yè)的凜冬將臨，也宣告半導(dǎo)體產(chǎn)業(yè)開啟自力更生道路乃是重中之重？
 
1，SoC工藝技術(shù)的利弊與得失。
 
ACM通訊 (ACM Communications) 在線雜志于9月份刊登了一篇來自谷歌的文章，該文章的作者出自谷歌的TPU團(tuán)隊(duì)、伯克利大學(xué)退休教授、2017年圖靈獎(jiǎng)獲得者David Patterson。該文章引用了三個(gè)定律，仔細(xì)地審視了近幾十年半導(dǎo)體CPU的發(fā)展歷程，以及人工智能芯片(AI TPU)的研究，并提出了不同的思考方向。
 
早在1965年，英特爾聯(lián)合創(chuàng)始人Gordon Moore曾經(jīng)預(yù)測(cè) (摩爾定律)，芯片中的晶體管數(shù)量每一、兩年都會(huì)增加一倍。摩爾定律作為硅基半導(dǎo)體產(chǎn)業(yè)創(chuàng)新與發(fā)展的基礎(chǔ)之一，幾十年來，半導(dǎo)體行業(yè)一直遵循著摩爾定律、產(chǎn)品升級(jí)降價(jià)與建立經(jīng)濟(jì)門檻的節(jié)奏，一步一步地往前蓬勃發(fā)展。從而讓大眾能以相對(duì)低廉的價(jià)格享有性能更好的電子產(chǎn)品，人類社會(huì)飛速進(jìn)入到信息與網(wǎng)絡(luò)時(shí)代。同時(shí)在半導(dǎo)體工業(yè)界也誕生了一大批巨無霸企業(yè)，比如Intel、三星與臺(tái)積電等巨頭。
 
然而，尺寸微縮的物理瓶頸，已陸續(xù)顯現(xiàn)在存儲(chǔ)器產(chǎn)品及其他各類IC產(chǎn)品。2014年推出的DRAM存儲(chǔ)器芯片包含了80億個(gè)晶體管，而在人們的預(yù)測(cè)中即使到了2019年，帶有160億個(gè)晶體管的DRAM芯片也不會(huì)大規(guī)模生產(chǎn)，但根據(jù)摩爾定律的預(yù)測(cè)，四年里晶體管數(shù)量應(yīng)該變成四倍多。2010年款的英特爾至強(qiáng)E5處理器擁有23億個(gè)晶體管，而2016年的至強(qiáng)E5也只有72億個(gè)晶體管，或者說比摩爾定律預(yù)計(jì)的數(shù)值低2.5倍。顯然，縱使半導(dǎo)體工藝還在進(jìn)步，但它的腳步已十分緩慢。
 
微縮的第二個(gè)定律Dennard Scaling是一個(gè)鮮為人知，但同樣重要的觀察結(jié)果。Robert Dennard在1974年提出，晶體管雖不斷變小，但芯片的功率密度須配合硅晶的散熱通量維持不變。例如晶體管尺寸線性縮小兩倍，那么同樣面積上芯片中晶體管的數(shù)量就增加為4倍。同時(shí)，電流和電壓如果也降低了二分之一，它所使用的功率將下降4倍，這樣芯片才能在相同的頻率下維持相同的功率密度，避免溫度過高而燒毀晶體管。
 
Dennard Scaling在被發(fā)現(xiàn)的30年后結(jié)束，原因并不是因?yàn)榫w管的尺寸不再縮小，而是因?yàn)殡娏骱碗妷翰荒茉倮^續(xù)下降的同時(shí)保持可靠性了。禍不單行的是繼續(xù)提升指令級(jí)別并行運(yùn)算的方法也付諸闕如，這迫使芯片設(shè)計(jì)者只能從單核高耗能處理器轉(zhuǎn)換到多核高效率處理器。“核爆”時(shí)代的來臨也是在預(yù)期之中。
 
第三個(gè)定律是由IBM著名工程師，阿姆達(dá)爾于1967年提出來的。該定律認(rèn)為，不斷增加處理器數(shù)量會(huì)導(dǎo)致性能提升的遞減。阿姆達(dá)爾定律說，并行計(jì)算的理論加速受到任務(wù)順序部分的限制；如果任務(wù)的1/8是串行的，則最大加速也只比原始性能高8倍；即使任務(wù)的其余部分很容易并行，并且架構(gòu)師增加了100個(gè)處理器也是如此。
 
以CPU SoC芯片為例，就是將原本不同功能的IC，整合在一顆芯片中。藉由縮小不同IC間的距離，提升芯片的計(jì)算速度，同時(shí)縮小體積。比如Intel處理器中就包括不同功能的IC，有邏輯運(yùn)算核心(Logic Core)、圖像處理器、緩存(SRAM)及北橋(North Bridge)等。
 
設(shè)計(jì)一顆CPU時(shí)就需要相當(dāng)多的元器件間的性能取舍與技術(shù)配合，當(dāng)IC芯片各自封裝時(shí)，IC與IC間的距離較遠(yuǎn)，且各有封裝外部保護(hù)，比較不會(huì)發(fā)生交互干擾的情形。但是，當(dāng)不同功能的IC拉近距離做在一起時(shí)，就是噩夢(mèng)的開始，像是通訊芯片的高頻訊號(hào)可能會(huì)影響其他功能的IC等。
 
靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random-Access Memory，SRAM)是一種置于CPU與主存間的高速緩存(Cache)，一般高效能CPU中通常有L1、L2與L3三級(jí)高速緩存。其中L1與L2的存儲(chǔ)容量較小(128-512Kb)，L3的存儲(chǔ)容量則較大(4-8Mb)，然而卻對(duì)CPU的整體運(yùn)作速度具有決定性的影響。SRAM存儲(chǔ)單元的特征尺寸面積隨著工藝演進(jìn)卻無法如邏輯運(yùn)算單元作等比例縮小，L3高速緩存已占到新一代CPU 40%以上的面積。這也造成CPU SoC在性能與面積成本無法同時(shí)兼顧的情況下，必須尋找其它的解決方案。
 
當(dāng)晶體管數(shù)量的年增率明顯的在放緩，這反映了摩爾定律的瓶頸逐漸浮現(xiàn)；而每平方毫米芯片面積的功耗正在增加，畢竟Dennard Scaling也結(jié)束了；因?yàn)殡娮拥囊苿?dòng)、機(jī)械和發(fā)熱限制，芯片設(shè)計(jì)師們充分發(fā)揮多核心的能力，但這也受到阿姆達(dá)爾定律的限制。綜合上面的幾項(xiàng)限制條件下，架構(gòu)師們現(xiàn)在普遍認(rèn)為， 能顯著改進(jìn)性能、價(jià)格、能耗三者平衡的唯一途徑就是特定領(lǐng)域的架構(gòu)。它們只適用于處理幾種特定的任務(wù)，但效率非常高。我們也可泛稱它們是一種專用集成電路ASIC (Application Specific IC)。
 
人工智能芯片(xPU)，因?yàn)橹悄苄酒瑥S商的命名方式不同，如Google的TPU、華為的NPU，就很適合獨(dú)立設(shè)計(jì)來完成特定的任務(wù)。Google的TPU就是一種專用集成電路，但它運(yùn)行的程序來自TensorFlow框架下的神經(jīng)網(wǎng)絡(luò)，驅(qū)動(dòng)了Google的數(shù)據(jù)中心許多重要應(yīng)用，包括圖像識(shí)別、翻譯、搜索和游戲。神經(jīng)網(wǎng)絡(luò)的推理階段通常會(huì)有嚴(yán)格的響應(yīng)時(shí)間要求，因?yàn)樗鼈兺ǔＪ敲嫦蛴脩舻膽?yīng)用，這降低了通用計(jì)算機(jī)所使用技術(shù)的有效性。通過專門為神經(jīng)網(wǎng)絡(luò)重新分配芯片計(jì)算資源，TPU在真實(shí)數(shù)據(jù)中心負(fù)載環(huán)境下效率要比通用類型的計(jì)算機(jī)高30到80倍。AlphaGo Lee、AlphaGo Master、進(jìn)化到AiphaGo Zero，也見證了TPU在效能上的快速躍升。
 
不只是Google，臺(tái)積電與各大芯片設(shè)計(jì)大廠與代工廠，都已認(rèn)為SoC不再是延續(xù)摩爾定律的主流方向。
 
2，系統(tǒng)級(jí)封裝(System in a Package，SiP)已是半導(dǎo)體產(chǎn)業(yè)的戰(zhàn)略高地。
 
系統(tǒng)級(jí)封裝從架構(gòu)上來講，是將多種功能芯片，包括處理器、MEMS、光學(xué)器件、存儲(chǔ)器等功能芯片，與電阻及電容、連接器、天線等無源器件集成在一個(gè)封裝內(nèi)，形成一個(gè)系統(tǒng)或者子系統(tǒng)，從而實(shí)現(xiàn)一個(gè)基本完整的功能。與SoC(片上系統(tǒng))不同的是，系統(tǒng)級(jí)封裝是采用不同芯片進(jìn)行并排或疊加的封裝方式，而SoC則是高度集成的芯片產(chǎn)品。從封裝發(fā)展的角度來看，因電子產(chǎn)品在體積、處理速度或電性特性各方面的需求考慮下，SoC曾經(jīng)被確立為未來電子產(chǎn)品設(shè)計(jì)的關(guān)鍵與發(fā)展方向。但隨著近年來SoC的生產(chǎn)成本越來越高，集成不同元器件的設(shè)計(jì)限制多且困難度極高，頻頻遭遇技術(shù)障礙，造成SoC的發(fā)展面臨瓶頸，進(jìn)而使SiP的發(fā)展越來越被業(yè)界重視。
 
然而，絕對(duì)不可從封裝的立場(chǎng)出發(fā)來看SiP。要視SiP是摩爾定律的延伸，透過先進(jìn)的封裝概念，從而使系統(tǒng)能顯著改進(jìn)性能、價(jià)格與能耗三者平衡的重要途徑。換句話說，SiP是系統(tǒng)設(shè)計(jì)端與芯片設(shè)計(jì)端的無縫集成，將一個(gè)先進(jìn)的系統(tǒng)或子系統(tǒng)的架構(gòu)，全部或大部份電子功能配置在集成基板內(nèi)，而芯片以2D、2.5D、3D的方式，有機(jī)地接合到集成基板的封裝方式。
 
SiP包括了多芯片模塊(Multi-chip Module；MCM)技術(shù)、多芯片封裝(Multi-chip Package；MCP)技術(shù)、芯片堆棧(Stack Die)、封裝迭層(Package on Package；PoP)、PiP (Package in Package)，以及將有源/無源組件內(nèi)埋于基板(Embedded Substrate)等技術(shù)。以結(jié)構(gòu)外觀來說，MCM屬于二維的2D構(gòu)裝，而MCP、Stack Die、PoP、PiP等則屬于立體的3D構(gòu)裝；由于3D封裝更能符合小型化、高效能等需求，因而在近年來備受業(yè)界青睞。
 
3，先進(jìn)封裝技術(shù)的半導(dǎo)體世界樣貌將會(huì)完全不同。
 
在先進(jìn)封裝領(lǐng)域，臺(tái)積電的腳步確實(shí)走的相當(dāng)快速與前瞻，盡管CoWoS鎖定量少質(zhì)精的極高階芯片，從2.5D技術(shù)延伸的InFO(集成型晶圓級(jí)扇出封裝)，則早已經(jīng)因?yàn)樘O果的采用而聲名大噪。為進(jìn)一步布局次世代先進(jìn)封裝，持續(xù)替摩爾定律延壽，臺(tái)積電預(yù)估投資100億美元蓋先進(jìn)封測(cè)廠，最快在一年半完工。
 
臺(tái)積電所提出的系統(tǒng)級(jí)集成芯片(System-On-Integrated-Chips)技術(shù)，將配合WoW(Wafer-on-Wafer)與CoW(Chip-on-wafer)制程，替芯片業(yè)者提供更能夠容許各種設(shè)計(jì)組合的服務(wù)，特別能夠結(jié)合高帶寬存儲(chǔ)器(HBM)。研發(fā)并推動(dòng)植基于2.5D/3D IC封裝制程延伸的新技術(shù)，更講究“彈性”與“異質(zhì)集成”，往系統(tǒng)級(jí)封裝的概念靠攏。
 
4，MIT則推出黑科技，要讓90nm芯片打敗7nm芯片？
 
美國(guó)國(guó)防部高級(jí)研究計(jì)劃局(Defense Advanced Research Projects Agency，DARPA)的電子復(fù)興計(jì)劃 (Electronics Resurgence Initiative，ERI)是一項(xiàng)為期五年的、斥資15億美元的計(jì)劃，目的是在摩爾定律時(shí)代即將結(jié)束之際重塑美國(guó)電子產(chǎn)業(yè)。其中，“利用密集的細(xì)粒度的單片3D集成技術(shù)變革計(jì)算系統(tǒng)”項(xiàng)目，因得到大幅超出其他項(xiàng)目的資助金額而特別引人注目。
 
該項(xiàng)目基于麻省理工學(xué)院電子與計(jì)算機(jī)工程助理教授Max Shulaker及其在斯坦福大學(xué)的同事 Subhasish Mitra和H.-S. Philip Wong開發(fā)的一種技術(shù)，該技術(shù)允許將碳納米管晶體管和電阻式RAM存儲(chǔ)器(RRAM)構(gòu)建在普通的CMOS邏輯芯片上。利用芯片3D封裝集成技術(shù)，使得以用了數(shù)十年之久的舊制造工藝制造出來的系統(tǒng)組件能與以目前最先進(jìn)的技術(shù)所制造出來的單芯片組件相媲美。
 
在接下來的三年里，Shulaker在麻省理工學(xué)院的團(tuán)隊(duì)將專注于開發(fā)制造工藝，斯坦福大學(xué)團(tuán)隊(duì)將創(chuàng)建設(shè)計(jì)工具以幫助工程師充分利用CMOS、納米管晶體管和 RRAM的堆疊所帶來的性能提升。而Skywater將開發(fā)和測(cè)試在其制造廠中運(yùn)行的一套高產(chǎn)的“工藝流程”。
 
能夠在不需要花高價(jià)置換到更先進(jìn)技術(shù)的情況下就能提高性能，將標(biāo)準(zhǔn)重新設(shè)回90納米，這對(duì)于 SkyWater以及其他小型制造廠來說是一個(gè)巨大的勝利。最新的極紫外光刻技術(shù)的工藝動(dòng)輒需要數(shù)十億美元的投資，要維持運(yùn)營(yíng)所需的產(chǎn)量，并不利于它們?yōu)樾⌒臀锫?lián)網(wǎng)客戶提供服務(wù)。
 
5，迫切需要脫胎換骨的半導(dǎo)體產(chǎn)業(yè)
 
臺(tái)灣DIGITIMES Research調(diào)查指出國(guó)內(nèi)集成電路設(shè)計(jì)業(yè)企業(yè)數(shù)已達(dá)到1380余家，其中，海思、展銳已進(jìn)入全球前十大企業(yè)，另有中興微、華大半導(dǎo)體、南瑞智芯、芯成半導(dǎo)體 (北京硅成)、大唐半導(dǎo)體、北京兆易創(chuàng)新、瀾起科技、瑞芯微等9家企業(yè)同時(shí)進(jìn)入全球IC設(shè)計(jì)前五十大企業(yè)。也預(yù)測(cè)2018年中國(guó)IC封測(cè)產(chǎn)值可望突破300億美元，達(dá)到333億美元，同比增長(zhǎng)19.20%。
 
此外，集成電路制造業(yè)也將快速增長(zhǎng)，2018～2019年間投資熱點(diǎn)將仍以芯片代工和存儲(chǔ)器兩大領(lǐng)域?yàn)橹鳎恢卮箜?xiàng)目投資包括臺(tái)積電、中芯國(guó)際、聯(lián)電、紫光集團(tuán)、華力微電子、長(zhǎng)江存儲(chǔ)、力晶科技等國(guó)內(nèi)企業(yè)，以及英特爾、三星、SK海力士和格羅方德等半導(dǎo)體廠商，均宣布了各自的投資計(jì)劃。到2020年，芯片制造業(yè)有望超過封裝測(cè)試業(yè)。這幾年來半導(dǎo)體產(chǎn)業(yè)積極布局與投資5G通訊、人工智能與物聯(lián)網(wǎng)的硬件、韌件與軟件的應(yīng)用產(chǎn)品開發(fā)與布建。期望藉由全球5G通訊大規(guī)模啟用后，能快速提升國(guó)產(chǎn)半導(dǎo)體芯片的產(chǎn)品多元性、技術(shù)性、高值性與進(jìn)口替代。

本文關(guān)鍵詞：SRAM

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